m_divider_int

xilinx 除法器除法器所属分类：VHDL/FPGA/Verilog 开发工具：VHDL 文件大小：1KB 下载次数：27 上传日期：2009-09-29 10:25:53 说明： 14bit pipeline 除法器，在Xilinx

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所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：27
上传日期：2009-09-29 10:25:53

说明： 14bit pipeline 除法器，在Xilinx V5上可以跑到100M，输出延时3cycles
(14bit 100M pipeling divider)

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