欢迎来到 wabc.cc 官方网站!
您的位置: 首页 - 产品分类 - interweave_1
interweave_1

interweave_1

行交织 interleaver 数据交织器 解交织 bit interleaver vhdl 所属分类 :VHDL/FPGA/Verilog 开发工具 :VHDL 文件大小 :36KB 下载次数 :62 上传日期 :2010-09-09 14:55:51

联系电话: 13983470003
产品详情

所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:36KB
下载次数:62
上传日期:2010-09-09 14:55:51
说明:  用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入,按列读出的方法实现。主要包括:信源信号产生(20位的m序列),交织器,解交织器。为实现流水线的操作,采用了两个交织器和两个解交织器,当一个写入数据的时候,另一个读出数据。
(Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with by line write, read out by column method implementation. Include: source signal generator (20-bit m sequence), interleaver, interleaver solution. For the realization of the pipeline operation, using two solutions of the two interleaver and interleaver, when a write data, another read data.)

文件列表
interweave_1
............\interweave_1
............\............\interweave_cording.vhd,4516,2010-08-30
............\............\interweave_decording.vhd,4473,2010-08-30
............\............\m_sequence.vhd,2316,2010-08-27
............\............\top_interweave.vhd,2460,2010-08-27
............\............\Waveform Editor top_interweave.awf,231403,2010-08-30

标签: {}
在线客服
微信联系
客服
扫码加微信(手机同号)
电话咨询
返回顶部