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rom_ziji

rom_ziji

所属分类 :VHDL/FPGA/Verilog 开发工具 :VHDL 文件大小 :1KB 下载次数 :5 上传日期 :2012-10-24 09:44:52 说明: ROM 延迟2个时钟中期,适用于采样系统与ROM为同一高速时钟的情况下(ROM two delayed clock mid applies to

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所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:1KB
下载次数:5
上传日期:2012-10-24 09:44:52
说明:  ROM 延迟2个时钟中期,适用于采样系统与ROM为同一高速时钟的情况下
(ROM two delayed clock mid applies to the sampling system with a ROM for the case of the same high-speed clock.)

文件列表
rom_ziji.vhd,6416,2012-10-23

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